December 17 2017 17:41:20
Навигация
Авторизация
Логин

Пароль



Вы не зарегистрированы?
Нажмите здесь для регистрации .

Забыли пароль?
Запросите новый здесь.
Структуры регистровых и пересчетных схем
ЭЛЕКТРОНИКА- курс лекций

Структуры регистровых и пересчетных схем строят на основе однотипных триггерных ячеек с использованием тактируемых триггеров со статическим или динамическим управлением и двухступенчатых триггеров, в которых разделены во времени процессы записи и выдачи данных.

Триггеры с динамическим управлением построены так, что обеспечиваетcя их переключение только в моменты перехода уровней (U 0,1 и U 1,0) тактирующего импульса. Используют триггеры с переключением в период действия фронта, т.е. перехода напряже-ния от U0 к U1 (рис.6.21,г) или спада синхроимпульса, переход от U1 к U0 (рис.6.21,д).

В цифровых системах широко распространены триггеры задержки с одним информационным входом. В D-триггере (Delay - задержка) сигнал Q n+1 на выходе совпадает с  входным сигналом предшествующего интервала (табл.6.10)., т.е. устройство осуществляет задержку (запоминание) двоичного разряда на заданный интервал tD, определяемый положением тактирующего импульса.

Таблица 6.10. Состояния D-триггера

Dn Qn+1
0 0
1 1

Тактируемый D–триггер можно получить на основе синхронного RS триггера (RSТ), если сигнал D подать на его установочный вход S и через инвертор на вход сброса R (рис.6.22,а).

img321

Рис. 6.22. Структура D–триггера (а), временные диаграммы (б) и обозначение (в)

Если в такте n состояние входа D изменилось с U 0 на U 1  (рис.6.22,б), то до прихода синхроимпульса на выходе сохраняется предшествующее состояние Q n=0, т.к. информационные входы RSТ не активизированы. Выходной сигнал изменится с приходом синхроимпульса, т.е. с задержкой tD и сохранится в n+1 такте.

Схему на D-триггерах, позволяющую фиксировать комбинацию двоичных разрядов и хранить ее после изменения входных сигналов, носит называние защелки (latch). В стандартных ИМС D-триггеров (рис.6.22,в) обычно предусмотрены установочные входы для предварительной установки всех ячеек в нулевое или единичное состояние. Нашли применение также триггеры задержки с динамическим управлением, которые изменяют свое состояние по перепаду уровня синхроимпульса.

В одноступенчатых триггерах записываемая информация появляется на выходе с задержкой, зависящей от переходных процессов во всей цепи прохождения сигнала. Для правильного функционирования ряда цифровых устройств (например, запоминающих) требуется получение (чтение) информации в строго определенные моменты времени.

Двухступенчатый триггер, базирующийся на двух элементах памяти, служит для разделения процессов записи и воспроизведения информации. Запись информации в первую ступень, т.е. ведущий (Master) триггер производят в первом такте по синхро-импульсу с1, а во второй ведомый элемент (Slave) – в следующем такте по задержанному во времени синхроимпульсу с2. Двухступенчатые триггеры называют также двухтактными Структурную схему триггера с двухтактным управлением можно реализовать как  каскадное соединение тактируемых RS триггеров, причем на первый сигнал синхронизации поступает непосредственно, а на второй через инвертор (рис.6.23,а).


Рис. 6.23. Двухступенчатый триггер (а) и его обозначение (б)

В приведенной структуре разрешение записи в первую ступень осуществляет высокий уровень синхроимпульса с, а запись во вторую осуществляется после окончания синхроимпульса, т.е. по его срезу.

До прихода тактового импульса (с = 0) входы ведущего триггера Т(М) не активизированы, и он находится в режиме хранения информации (Q1 n+1 = Q1 n), которая поступает на открытые входы ведомого вследствие img322. С приходом тактового импульса (с = 1) входы ведущего триггера открываются и имеющаяся на его входах информация заносится в запоминающий элемент. Входы ведомого триггера в это время блокированы сигналом низкого уровня на его входе синхронизации. С прекращением тактового импульса запираются входы ведущего триггера и активизируются входы ведомого. В его запоминающую ячейку переносится информация, зафиксированная ведущим триггером, т.е. реализуется принцип разделения во времени процессов записи и хранения информации.

Функциональное назначение триггера определяет структура его первой ступени. Двух-ступенчатость триггера нашла отражение в обозначении в виде двух букв ТТ (рис.6.24,б).


Рис. 6.24. Структура двухступенчатого JK-триггера (а) и его обозначение (б)

Наиболее универсальным из всех типов триггеров является JK- триггер, структура которого может быть реализована на основе двухступенчатого RS триггера с использованием комбинационной схемы, осуществляющей обратную связь с его выходов на входы (рис.7.6,а).

Комментарии
Нет комментариев.
Добавить комментарий
Пожалуйста, залогиньтесь для добавления комментария.
Рейтинги
Рейтинг доступен только для пользователей.

Пожалуйста, авторизуйтесьили зарегистрируйтесь для голосования.

Нет данных для оценки.

Время загрузки: 0.04 секунд 2,299,321 уникальных посетителей