December 15 2017 04:37:25
Навигация
Авторизация
Логин

Пароль



Вы не зарегистрированы?
Нажмите здесь для регистрации .

Забыли пароль?
Запросите новый здесь.
РЕГИСТРЫ МОДУЛЯ CGM08
МИКРОКОНТРОЛЛЕРЫ СЕМЕЙСТВА НС08

3.4.5. РЕГИСТРЫ МОДУЛЯ CGM08/32 МК HC908GP32/20

Изоляция выводов подключения источника питания модуля CGM08 ведет к снижению влияния импульсных помех на девиацию частоты синхронизации МК. На вывод VDDA следует подать напряжение источника питания МК, вывод VSSA соединить с общим выводом VSS МК. Между выводами vqda и VSSA рекомендуется установить высокочастотный фильтрующий конденсатор cbyp, который должен быть расположен как можно ближе к корпусу МК. При трассировке дорожек линий подсоединения выводов VDDA и VSSA следует предпринять меры по минимизации наводок и импульсных помех по шине GND.

Подключение конденсатора CF к выводу CGMXFC является обязательным. Емкость конденсатора CF оказывает существенное влияние

Шесть регистров специальных функций используются для задания режима работы модуля формирования тактовой частоты в МК HC908GP32/20:

PCTL    - регистр управления синтезатором частоты.

PBWC  - регистр управления системой ИФАПЧ.

PMSH   - регистр коэффициента N (старший байт).

PMSL   - регистр коэффициента N (младший байт).

PMRS   - регистр коэффициента L

PMDS  - регистр коэффициента R.

Формат перечисленных выше регистров приведен в Табл. 3.19...3.24.

Табл. 3.19. Формат регистра PCTL для МК HC908GP32/20

PCTL Регистр управления синтезатором частоты

PLL Control Register
7 6 5 4 3 2 1 0
PLLE PLLF PLLON BCS PRE1 PRE0 VPR1 VPR0
Состояние при сбросе: $20
Имя бита Назначение бита
PLLE
Бит разрешения прерывания от модуля COM (PLL Interrupt Enable Bit).
Этот бит разрешает генерацию сигнала запроса на прерывание в модуль системной интеграции,если флаг PLLF установлен:
1 - прерывания от модуля CGM разрешены.
0 - прерывания от модуля CGM запрещены.
Если система ИФАПЧ находится в ручном режиме управления (бит AUTO=0), то бит PLLE недоступен для записи, а при чтении возвращает 0. В режиме автоматического управления (бит AUTO=1) бит PLLE доступен как для чтения, так и для записи. При сбросе прерывания от модуля CGM запрещаются
PLLF Флаг запроса прерывания от модуля CGM (PLL Interrupt Rag Bit).
Флаг устанавливается, если система ИФАПЧ работает в автоматическом режиме (бит AUTO = 1) и бит LOCK изменил свое значение. Иными словами, частота fVCLK перешла из полосы удержания в полосу точного установления, или наоборот, выпала за пределы полосы точного установления по причине дестабилизирующих возмущений:
1 - бит LOCK изменил значение после последнего сброса флага PLLF.
0 - бит LOCK не изменял значения после последнего сброса флага PLLF.
Бит PLLF при чтении возвращает 0, если система ИФАПЧ находится в ручном режиме управления (бит AUTO=0). Бит доступен только для чтения. Бит сбрасывается автоматически при чтении регистра PTCL с установленным битом PLLF. При сбросе МК бит устанавливается в 0
PLLON
Бит разрешения работы синтезатора частоты (PLL ON Bit).
1 - формирование последовательности импульсов CGMVCLK синтезатором разрешено.
0 - работа синтезатора частоты запрещена.
Бит PLLON не может быть сброшен под управлением программы, если выходной сигнал синтезатора частоты CGMVCLK выбран в качестве базового для формирования выходного сигнала модуля CGMOUT (бит BCS=1). Бит доступен для записи и для чтения. После сброса МК синтезатор частоты устанавливается в рабочее состояние
BCS
Бит выбора базового сигнала для формирования сигнала CGMOUT (Base Clock Select Bit).
Этот бит управляет мультиплексором MS модуля (см. Рис. 3.6):
1 - сигнал CGMOUT формируется путем деления на 2 выходного сигнала синтезатора частоты CGMVCLK.
0 - сигнал CGMOUT формируется путем деления на 2 выходного сигнала генератора на кварцевом резонаторе CGMXCLK.
Бит BCS не может быть программно установлен, если бит разрешения работы синтезатора частоты PLLON сброшен. Процесс переключения мультиплексора MS занимает три периода частоты источника сигнала, который будет использоваться в качестве образующего для CGMOUT. В течение этого времени на выходе CGMOUT удерживается постоянный уровень. Бит BCS доступен для записи и для чтения. После сброса тактирование МК осуществляет генератор на кварцевом резонаторе

Биты задания коэффициента Р (Prescaler Program Bits).
Эти биты следует установить по результатам выбора коэффициентов настройки модуля CGM.

PRE1 PRE0 Коэффициент P 2P

0 0 0 1
PRE1:PRE0 0 1 1 2

1 0 2 4

1 1 3 8

Биты PRE1:PRE0 не могут быть изменены, если бит PLLON сброшен, т.е. синтезатор не работает. Биты доступны для записи и для чтения. При сбросе устанавливается единичный коэффициент деления 2P

Биты задания коэффициента Е (VCO POWER-of-Two Range Select Bits).
Эти биты следует установить по результатам выбора коэффициентов настройки модуля CGM.

VPR1 VPR0 Коэффициент Е 2Е

0 0 0 1
VPR1:VPR0 0 1 1 2

1 0 2 4

1 1 запрещенная комбинация

Биты доступны для записи и для чтения. При сбросе устанавливается единичный множитель 2Е в формуле расчета центральной частоты рабочего диапазона

Полезный совет! Взаимосвязанная логика управления битами PLLON и BCS подчиняется следующему правилу:

1. Бит PLLON не может быть сброшен, если бит BCS установлен. Иными словами, синтезатор частоты не может быть выключен, если он является источником синхроимпульсов для МК.

2. Бит BCS не может быть установлен, если бит PLLON сброшен. Иными словами, синтезатор частоты не может быть назначен источником синхроимпульсов для МК, если он выключен.

Поэтому для перевода МК на тактирование от синтезатора частоты потребуются две операции записи в регистр PCTL:

*   Сначала следует установить в 1 бит PLLON.

*   Затем следует установить в 1 бит BCS.

Табл. 3.20. Формат регистра PBWC

PBWC Регистр управления системой ИФАПЧ
PLL Bandwidth Control Register
AUTO LOCK ØACQ 0 0 0 0 R
Состояние при сбросе: $00
Имя бита Назначение бита
AUTO Бит выбора режима системой управления ИФАПЧ (Automatic Bandwidth Control Bit).
Этот бит назначает режим автоматического или ручного управления системой ИФАПЧ:
1 - режим автоматического управления.
0 - режим ручного управления.
Бит доступен для записи и для чтения. Перед назначением ручного режима управления следует сбросить бит ØACQ. Тогда система ИФАПЧ перейдет в режим захвата, при котором возможные отклонения частоты по причине изменения режима должны быть минимальными. При сбросе устанавливается режим ручного управления
LOCK Бит режима точного установления частоты (Lock Indicator Bit).
Если система ИФАПЧ работает в режиме автоматического управления (AUTO=1), то бит LOCK принимает значение 1, когда частота генератора VCO достигает полосы точного установления:
1 - частота fVCLK находится в полосе точного установления.
0 - частота fVCLK находится за пределами полосы точного установления.
Если система ИФАПЧ работает в ручном режиме управления (бит AUTO=0), то бит LOCK не соотносится с частотой fVCLK а при чтении всегда возвращает 0. При сбросе МК бит LOCK=0
ØACQ Бит режима удержания/захвата (Acquisition Mode Bit).
Если система ИФАПЧ работает в режиме автоматического управления (AUTO=1), то бит ØACQ доступен только для чтения. Если система ИФАПЧ работает в ручном режиме управления (бит AUTO=0), то бит ØACQ доступен как для чтения, так и для записи. Бит назначает работу системы ИФАПЧ в режиме удержания или захвата.
1 - режим удержания.
0 - режим захвата.
При сбросе устанавливается режим захвата

Табл. 3.21. Формат регистра PMSH

PMSH Регистр коэффициента N (старший байт)

PLL Multiplier Select Register High
7 6 5 4 3 2 1 0
0 0 0 0 MUL11 MUL10 MUL9 MUL8
Состояние при сбросе: $00
Имя бита Назначение бита
MUL11...MUL8 Старшие биты коэффициента N (Multiplier Select Bits).
Биты доступны как для записи, так и для чтения. При попытке установить N=$0000, реальное значение коэффициента будет N=$0001. При сбросе устанавливается значение N=64

Табл. 3.22. Формат регистра PMSL

PMSL Регистр коэффициента N (младший байт)

PLL Multiplier Select Register Low
7 6 5 4 3 2 1 0
MUL7 MUL6 MUL5 MUL4 MUL3 MUL2 MUL1 MUL0
Состояние при сбросе: $40
Имя бита Назначение бита
MUL7...MUL0 Младшие биты коэффициента N (Multiplier Select Bits).
Биты доступны как для записи, так и для чтения. При попытке установить N=$0000, реальное значение коэффициента будет N=$0001. При сбросе устанавливается значение N=64

Внимание! Операция записи в регистры PMSH и PMSL блокируется, если синтезатор частоты работает (бит PLLON = 1)

Табл. 3.23. Формат регистра PMRS

PMRS Регистр коэффициента L
PLL VCO Range Select Register
7 6 5 4 3 2 1 0
VRS7 VRS6 VRS5 VRS4 VRS3 VRS2 VRS1 VRS0
Состояние при сбросе: $40
Имя бита Назначение бита
VRS7..VRS0 Биты коэффициента L (VCO Range Select Bits).
Биты доступны как для записи, так и для чтения. При записи в регистр коэффициента L=$00 синтезатор частоты переходит в нерабочее состояние, а бит BCS устанавливается в 0, назначая формирование выходного сигнала CGMOUT на основе выходного сигнала генератора на кварцевом резонаторе CGMXCLK. При сбросе устанавливается значение L=64

Табл. 3.24. Формат регистра PMDS

PMDS Регистр коэффициента R
PLL Reference Divider Select Register
7 6 5 4 3 2 1 0
0 0 0 0 RDS3 RDS2 RDS1 RDSO
Состояние при сбросе: $01
Имя бита Назначение бита
RDS3...RDS0 Биты коэффициента L (Reference Divider Select Bits).
Биты доступны как для записи, так и для чтения. При попытке установить R=$00 реальное значение коэффициента будет R=$01. Биты RDS3...RDS0 не могут быть изменены, если бит PLLON установлен, т.е. синтезатор находится в рабочем состоянии. При сбросе устанавливается значение R=1
Комментарии
Нет комментариев.
Добавить комментарий
Пожалуйста, залогиньтесь для добавления комментария.
Рейтинги
Рейтинг доступен только для пользователей.

Пожалуйста, авторизуйтесьили зарегистрируйтесь для голосования.

Нет данных для оценки.

Время загрузки: 0.03 секунд 2,297,614 уникальных посетителей