October 16 2017 23:01:53
Навигация
Авторизация
Логин

Пароль



Вы не зарегистрированы?
Нажмите здесь для регистрации .

Забыли пароль?
Запросите новый здесь.
Регистр управления модуля EBI08
МОДУЛЬ ВНЕШНЕЙ МАГИСТРАЛИ

Модуль ЕВI08 предусматривает раздельную установку числа тактов ожидания n для областей памяти, соответствующих активным уровням сигналов CS1 и CS0. Для области выборки CS1 число тактов ожидания может быть назначено только программно (n=0,1,2,3). И это число n будет обязательно одинаково для всей области выборки CS1. Напротив, для адресного пространства, соответствующего активному уровню сигнала CS0, число тактов ожидания может быть назначено двумя способами:

* Программно, посредством установки битов CS0WS1:CS0WS0 в регистре EBICS.

* Аппаратно, путем установки двоичного кода числа тактов n на магистраль данных D7...D0 в фазе Т4 цикла обмена по внешней магистрали.

При программной установке число тактов ожидания n составляет от 0 до 3. В случае аппаратного задания трехразрядный код, двоичный эквивалент которого равен числу тактов ожидания n, должен быть установлен на линиях D2...D0 внешней магистрали данных. Соответственно, число тактов ожидания n при аппаратном задании составляет от 0 до 7. Фаза Т4 внешнего цикла обмена отмечается активным уровнем сигнала стробирования кода длительности цикла WSCLK. Логику формирования сигнала на линии WSCLK задают биты WSCLK1:WSCLK0 регистра EBIC. Пример сопряжения быстродействующего кристалла памяти и медленного устройства ввода/вывода приведен на Рис. 3.42. Обратите внимание, адрес каждого из двух медленных устройств ввода/вывода перекодируется логической схемой и с помощью вентилей с тремя состояниями подключается к линиям D2...D0 в фазе Т4 цикла обмена.

Два регистра специальных функций используются для управления модулем внешней магистрали ЕВI08:

EBIC   - регистр управления модуля ЕВI08.

EBICS - регистр управления линиями CS модуля ЕВI08.

Форматы этих регистров приведены в Табл. 3.88 и 3.89.

В режимах ожидания и останова модуль сохраняет состояние внешних выводов, но не производит операций обмена.

Табл, 3.88. Формат регистра EBIC MK HC08AZ0

EBIC Регистр управления модуля EBI08

EBI Control Register
7 6 5 4 3 2 1 0

IRV MODE C0WS WSCLK1 WSCLK0 CS1 CS0
Состояние при сбросе: $00                                                                Адрес $00ЗВ
Имя бита Назначение бита
IRV Биты разрешения активности внешней магистрали на интервалах внутренних циклов обмена (Internal Read Visibility Bit).
1 - внешняя магистраль активна при выполнении операций обращения МК к резидентной памяти.
0 - внешняя магистраль неактивна при выполнении операций обращения МК к резидентной памяти.
При IRV=1 на линиях CS1, CS0, REB и WEB, а также на линиях внешних магистралей адреса AD15...AD0 и данных D7...D0 формируются активные уровни сигналов при любых операциях чтения и записи. Причем активные уровни на линиях CS1 и CS0 устанавливаются даже при обращениях к резидентной памяти. Такой режим предусмотрен для отладки аппаратной части разрабатываемой микропроцессорной системы. В рабочем режиме эта опция должна быть отключена, чтобы не вызвать конфликта на магистрали по причине активизации двух устройств при обращениях к резидентной памяти. При сбросе бит IRV устанавливается в 0
MODE Бит выбора режима работы модуля EBI08 (EBI Operating Mode Bit).
1 - малошумящий режим.
0 - режим максимального быстродействия.
При сбросе устанавливается режим максимального быстродействия
COWS Бит выбора способа задания длительности цикла обмена при обращении по адресам, соответствующим выборке CS0 (Chip Select Wait Control Bit).
1 - число тактов ожидания задается внешним аппаратным способом.
0 - программное задание числа тактов ожидания.
В обоих случаях возможное число тактов ожидания составляет от 0 до 7. После сброса МК устанавливается режим программного задания числа тактов

Биты выбора логики формирования сигнала на линии WSCLK (Wait State Clock Select Bit).

WSCLK1 WSCLK0 Логика формирования

0 0 Формирование активного уровня сигнала на линии WSCLK запрещено. Буфер линии установлен в высокоимпедансное состояние.
WSCLK1:
WSCLK0
0 1 На линии WSCLK формируется сигнал низкого логического уровня в такте Т4 цикла внутренней магистрали и при обращении по адресам, соответствующим диапазону для CS0 (WSCLK=CS0&ØT4)

1 0 На линии WSCLK формируется сигнал высокого логического уровня в такте Т4 цикла внутренней магистрали (WSCLK=CS0&Т4)

1 1 На линии WSCLK формируется сигнал низкого логического уровня в такте T4 цикла внутренней магистрали (WSCLK=ØТ4)

Биты доступны для чтения и для записи. При сбросе вывод WSCLK переводится в высокоимпедансное состояние

Биты назначения диапазона адресов выборки для CS1 и CS0. (Chip Select Combination).

CS1 CS0 CS1 CS0

0 0 $1000...$FFFF $0000...$0FFF
CS1:CS0 0 1 $4000...$FFFF $0000...$3FFF

1 0 $8000...$FFFF $0000...$7FFF

1 1 $C000...$FFFF $0000...$BFFF

Биты доступны для чтения и для записи. При сбросе назначается логика формирования CS1 и CS0, соответствующая первой строке таблицы

Табл. 3.89. Формат регистра EBICS MK HC08AZ0

EBICS Регистр управления линиями CS модуля ЕВI08

EBI Chip Select Register
7 6 5 4 3 2 1 0
CS1WS1 CS1WS0 CS1POL CS1EN CS0WS1 CS0WS0 CS0POL CS0EN
Состояние при сбросе: $DD                                                              Адрес $00ЗС
Имя бита Назначение бита

Биты выбора длительности программно назначаемого числа тактов ожидания при обращении по адресам, соответствующим области выборки CS1.

CS1WS1 CS1WS0 Число дополнительных тактов ожидания

0 0 0
CS1WS1:CS1WS0 0 1 1

1 0 2

1 1 3

Биты доступны для чтения и для записи. При сбросе назначается максимальная длительность цикла, равная 4/fBUS, т.е. число дополнительных тактов равно 3
CS1POL Бит выбора активного уровня сигнала CS1 (Chip Select Polarity Bit).
1 - активный уровень сигнала CS1 - низкий логический.
0 - активный уровень сигнала CS1 - высокий логический.
Бит доступен для чтения и для записи. При сбросе устанавливается низкий активный уровень
CS1EN Бит разрешения активного уровня на линии CS1 (Chip Select Enable Bit).
1 - формирование активного уровня на линии CSI разрешено.
0 - формирование активного уровня на линии CS1 запрещено.
После сброса МК сигналы на линии CS1 не формируются

Биты выбора длительности программно назначаемого числа тактов ожидания при обращении по адресам, соответствующим области выборки CS0.

CS0WS1 CS0WS0 Число дополнительных тактов ожидания

0 0 0
CS0WS1:CS0WS0 0 1 1

1 0 2

1 1 3

Биты доступны для чтения и для записи. При сбросе назначается максимальная длительность цикла, равная 4/fBUS, т.е. число дополнительных тактов равно 3. Следует обратить внимание, что для адресного пространства с выборкой по CS0 возможен также режим аппаратного задания числа тактов ожидания
CS0POL Бит выбора активного уровня сигнала CS0 (Chip Select Polarity Bit).
1 - активный уровень сигнала CS0 - низкий логический.
0 - активный уровень сигнала CS0 - высокий логический.
Бит доступен для чтения и для записи. При сбросе устанавливается низкий активный уровень
CS0EN Бит разрешения активного уровня на линии CS0 (Chip Select Enable Bit).
1 - формирование активного уровня на линии CS0 разрешено.
0 - формирование активного уровня на линии CS0 запрещено.
После сброса МК сигналы на линии CS0 не формируются

Комментарии
Нет комментариев.
Добавить комментарий
Пожалуйста, залогиньтесь для добавления комментария.
Рейтинги
Рейтинг доступен только для пользователей.

Пожалуйста, авторизуйтесьили зарегистрируйтесь для голосования.

Нет данных для оценки.

Время загрузки: 0.08 секунд 2,254,113 уникальных посетителей