Схема устройства индикации, осуществляющего вывод на СДМ цифр десятичных чисел от 0 до 9, приведена на рис. 2.29, где обозначено:
DD1, DD2 — соответственно 4-рязрядный регистр и ПЗУ, имеющие ОК-выходы;
DD3 — логический элемент ИЛИ.
По сигналу  , формируемым элементом ИЛИ, 4-разрядный код числа (от 0 до 9), отображаемого на СДМ, записывается в регистр. Выходы регистра подключены к адресным линиям ПЗУ, выполняющего функцию преобразования двоичного кода числа в код СДМ. Преобразование осуществляется следующим образом: код преобразуемого числа является адресом ячейки ПЗУ, в которой хранится 8-разрядный код СДМ, выдаваемый на линии D0 — D7. Адреса и содержимое ячеек приведены в таблице 2.10 .
а) б)
Рис. 2.28
Рис. 2.29
-
Современные технические требования к МПС таковы, что эта система должна иметь следующие атрибуты:
один или несколько микропроцессоров;
единую систему распределения адресов ОЗУ и ПЗУ;
унифицированное распределение адресов УВВ;
систему аппаратных прерываний, позволяющую внешнему оборудованию сообщать МПС о необходимости выполнения определенных процедур;
систему ПДП;
унифицированные интерфейсы ввода/вывода (порты СОМ и LPT, а также порты для подключения клавиатуры и дисковых накопителей);
унифицированные шины расширения (например ISA, а также PCI, AGP и т.д.);
базовую систему ввода/вывода (BIOS) — набор программ, выполняющих тестирование аппаратных средств и начальную загрузку операционной системы, а также обрабатывающих некоторые прерывания и обслуживающих определенные УВВ.
Структурные принципы системной организации современных микропроцессорных аппаратных средств и программного обеспечения во многом основываются на развитии архитектуры МПС, построенной на базе 16-разрядного микропроцессора и рассмотренной в предыдущих разделах. На начальном этапе этого развития была разработана МПС, основу которой составлял микропроцессор с 20-разрядной ША (20-разрядный микропроцессор). Его внутренняя архитектура была во многом аналогична организации 16-разрядного микропроцессора, которая была рассмотрена в п. 2.2.1. Однако по сравнению с 16-разрядной микросхемой новый микропроцессор имел вдвое большую разрядность регистров A, B, C, D, E, H, L, а также следующие дополнительные регистры:
20-разрядный сумматор адреса;
блок регистров, названных сегментными.
Расширение архитектуры 16-разрядного микропроцессора обеспечило возможность адресовать объем памяти до 220 байт, что составляло 1024 килобайта (КВ) или 1 мегабайт (МВ). Для достижения совместимости с программным обеспечением 16-разрядной МПС, а также возможности применения в новой системе ряда широко выпускавшихся промышленностью микросхем ЗУ и УВВ потребовалась организация памяти, названная сегментной моделью.
|
