December 11 2017 07:44:22
Навигация
Авторизация
Логин

Пароль



Вы не зарегистрированы?
Нажмите здесь для регистрации .

Забыли пароль?
Запросите новый здесь.
Переходный процесс изменения частоты
МИКРОКОНТРОЛЛЕРЫ СЕМЕЙСТВА НС08

Переходный процесс изменения частоты fVCLK после сброса МК и соответствующие изменения битов ØACQ и LOCK регистра PCTL при работе системы ИФАПЧ в режиме автоматического управления (бит AUTO=1) показаны на Рис. 3.8.

Нахождение fVCLK в области полосы удержания не является гарантией формирования fVCLK с точностью, которая достаточна для тактирования центрального процессора и межмодульных магистралей МК. Поэтому, кроме полосы захвата и полосы удержания, вводят еще одно значение отклонения DfLOCK, которое называют полосой точного установления частоты. По определению DfLOCK<DfTRK<DfACQ. О попадании частоты fVCLK в трубку точности (Рис. 3.8) свидетельствует бит LOCK в регистре PCTL. Если бит LOCK=1, то частота управляемого напряжением генератора принадлежит области

f0VCLK-DfLOCK£fVCLK£f0VCLK+DfLOCK

Если LOCK=0, то частота fVCLK вышла за пределы полосы точного установления. При каждом изменении бита LOCK устанавливается флаг PLLF в регистре PCTL. Если прерывания от модуля CGM08 разрешены, то установка бита PLLF вызывает генерацию запроса на прерывание, сообщая управляющей программе о достижении частотой fVCLK полосы точного установления либо о выходе из нее. Текущее состояние (внутри или вне полосы точного установления) программа определяет путем чтения бита LOCK. Ширина полосы точного установления DfLOCK составляет не более 0.9% от DfVCLK численные значения для полосы удержания DfTRK и захвата DfACQ приведены в Табл. 3.30. Монотонность изменения частоты DfVCLK внутри полосы точного установления характеризует параметр Dfj - максимальное среднеквадратичное отклонение частоты DfVCLK некоторого среднего значения DfVCLK на интервале времени 2 мс. Подставив в формулу для вычисления Dfj (Табл. 3.29) N=4095, получим, что максимальное отклонение DfVCLK от своего среднего значения на интервале 2 мс составляет 0.25%.

img011

На этапе начального запуска системы после сброса следует тактировать МК с частотой fXCLK, формируя выходной сигнал модуля CGMOUT из сигнала генератора на кварцевом резонаторе CGMXCLK. Это должно продолжаться до тех пор, пока бит LOCK не установится в 1, свидетельствуя о том, что синтезатор частоты генерирует расчетную частоту f0VCLK с точностью DfLOCK. Убедившись в последнем посредством чтения бита LOCK из регистра PCTL, следует переинициализировать модуль CGM08 таким образом, чтобы образующим выходного сигнала CGMOUT стал выходной сигнал синтезатора частоты CGMVCLK. Для МК HC908GP32/20 длительность переходного процесса установления частоты fVCLK составляет не более 50 мс (Табл. 3.29).

3.4.3. МЕТОДИКА ВЫБОРА КОЭФФИЦИЕНТОВ НАСТРОЙКИ

Ниже приводится последовательность расчета и выбора целочисленных коэффициентов R, N, P, L, Е для модуля CGM08 МК HC908GP32/20. Модуль формирования тактовой частоты CGM08/32 этих МК требует задания в процессе инициализации всех перечисленных пяти коэффициентов. Модуль CGM08/1 ряда других МК, например HC08AZ0/32, HC908AZ60 и HC908MR32/24, требует задания всего двух коэффициентов. При этом коэффициенты Р и E автоматически приравниваются к 0, а коэффициент R - к 1.

1) Выберите желаемую частоту тактирования центрального процессора и межмодульных магистралей img012.

  1. Определите желаемую частоту импульсной последовательности на выходе синтезатора частот


img013

  1. Вычислите опорную частоту системы ИФАПЧ в составе синтезатора частоты


fRCLK=fXCLK/R

Частота кварцевого резонатора fXCLK должна быть выбрана из указанного в справочных данных диапазона. Факторы, которые следует учитывать при выборе fXCLK на стадии проектирования, обсуждаются в п. 3.1.5. Во время переходных процессов в системе ИФАПЧ определяется fRCLK. Поэтому, чем выше fRCLK в пределах заданного диапазона, тем лучше. Из этих же соображений при использовании дешевых низкочастотных кварцевых резонаторов следует выбрать R=1. Для МК HC908AZ0/32/60 и HC908MR32/24 коэффициент R принимает значение 1 автоматически и программированию не подлежит.

Если частота fXCLK должна быть выбрана точно (из соображений тактирования периферийных модулей), то удовлетворите этому требованию. Выберите R=1, определите в соответствии с 4) и 5) коэффициенты N и Р, а затем вычислите реальную частоту fBUS, используя формулу 2).

Если требования к выбору кварцевого резонатора не столь жесткие, то выберите fXCLK из любых других соображений. Коэффициент R рассчитайте по формуле:

img014,

где:

round(х) - функция округления, например:

round(3.25)=3,

round(3.6)=4;

integer(x) - функция наименьшего целого £х, например:

integer(3.25)=3,

integer(3.6)=3.

Выберите коэффициент деления N делителя частоты FD2:

img015.

4) Если N£NMAX, то коэффициент Р установите равным 0. В противном случае используйте для выбора коэффициента Р Табл. 3.15.

Комментарии
Нет комментариев.
Добавить комментарий
Пожалуйста, залогиньтесь для добавления комментария.
Рейтинги
Рейтинг доступен только для пользователей.

Пожалуйста, авторизуйтесьили зарегистрируйтесь для голосования.

Нет данных для оценки.

Время загрузки: 0.03 секунд 2,294,906 уникальных посетителей