October 19 2017 19:16:32
Навигация
Авторизация
Логин

Пароль



Вы не зарегистрированы?
Нажмите здесь для регистрации .

Забыли пароль?
Запросите новый здесь.
Функциональная схема контроллера SPI08
МОДУЛЬ ВНЕШНЕЙ МАГИСТРАЛИ

Обслуживание модуля SPI08 является альтернативной функцией для линий какого-либо порта ввода/вывода. Соответствие между линиями устанавливает Рис. 3.85. Если бит разрешения работы контроллера модуля установлен SPE = 1, то независимо от значения соответствующих битов регистра направления передачи порта ввода/вывода его линии назначаются для работы в составе контроллера SPI08.

Функциональная схема контроллера SPI08 отличается от аналогичного модуля SPI05. Основное отличие - два буферных регистра данных, программно доступных по одному и тому же адресу. При выполнении операции записи в регистр данных SPDR данные будут записаны в буферном регистре передатчика. Буфер данных передатчика недоступен для чтения. Операция чтения регистра SPDR возвращает данные из буферного регистра приемника. Буфер данных приемника недоступен для записи. При этом сдвиговый регистр, который непосредственно участвует в передаче байтов, остается единым. В соответствии со структурным совершенствованием, претерпели изменение и форматы регистров управления модулем SPI08. Однако протоколы обмена (см. п. 1.2.3) и базовые алгоритмы функционирования модуля (см. п. 2.8.1) остались неизменными. Поэтому перейдем к рассмотрению регистров специальных функций модуля SPI08.

Программно-логическая модель модуля SPI08 включает три регистра специальных функций:

SPCR     - регистр управления модуля SPI08.

SPSCR   - регистр состояния модуля SPI08.

SPDR     - регистр данных модуля SPI08.

Форматы регистров приведены в Табл. 3.142...3.144.

Табл. 3.142. Формат регистра SPCR

SPCR Регистр управления модуля SPI08

SPI Control Register
7 6 5 4 3 2 1 0
SPRIE DMAS SPMSTR CPOL CPHA SPWOM SPE SPTIE
Состояние при сбросе: $28
Имя бита Назначение бита
SPRIE Бит разрешения прерывания по запросу приемника модуля SPI (SPI Receiver Interrupt Enable).
Бит разрешает генерацию запроса на прерывание при установленном бите SPRF.
1 - прерывания по запросу приемника разрешены.
0 - прерывания по запросу приемника запрещены.
Бит доступен для чтения и для записи. При сбросе прерывания от приемника запрещаются
DMAS Бит разрешения режима прямого доступа к памяти.
Так как модуль DMA08 в составе всех рассматриваемых МК отсутствует, то этот бит следует установить в 0. При сбросе МК бит DMAS устанавливается в 0
SPMSTR Бит режима работы контроллера SPI (SPI Master Enable).
1 - контроллер SPI работает в режиме ведущего (Master).
0 - контроллер SPI работает в режиме ведомого (Slave).
Бит доступен для чтения и для записи. При сбросе назначается режим ведомого
CPOL Бит выбора полярности сигнала синхронизации SCK (Clock Polarity Bit).
Этот бит определяет состояние линии SCK (вывод SPSCK) между сеансами передачи данных. Бит CPOL вместе с битом СРНА задает один из четырех возможных режимов SPI интерфейса.
1 - SCK = 1 между сеансами передачи данных.
0 - SCK = 0 между сеансами передачи данных.
Бит доступен для чтения и для записи. После сброса МК CPOL = 0
CPHA Бит выбора фазы сигнала синхронизации SCK (Clock Phase Bit).
Этот бит определяет протокол обмена по SPI шине. Если СРНА = 0, то начало обмена инициируется установкой сигнала выбора ведомого SS в активное состояние (режимы 0 и 1 ). Первый перепад сигнала синхронизации SCK используется принимающим устройством для запоминания очередного бита в сдвиговом регистре. Передающее устройство выставляет очередной бит посылки на линии MOSI по каждому четному фронту сигнала SCK. Сигнал на линии выбора ведущего SS должен быть возвращен в неактивное состояние после передачи каждого байта в любом направлении. Если СРНА = 1 , то начало обмена определяет первое изменение уровня сигнала на линии SCK после установки сигнала выбора ведомого SS в активное состояние (режимы 2 и 3). Все нечетные перепады SCK вызывают выдвижение очередного бита посылки из сдвигового регистра передатчика на линию. Каждый четный перепад используется для записи этого бита в сдвиговый регистр приемника. Сигнал выбора ведомого может оставаться в активном состоянии SS = 0 в течение передачи нескольких байт информации. Бит доступен для чтения и для записи. После сброса МК СРНА =1
SPWOM Бит выбора режима открытого коллектора (SPI Wired-OR Mode Bit).
Этот бит определяет состояние выходных буферов линий MOSI, MISO, SPSCK.
1 - буферы переведены в режим открытого коллектора.
0 - буферы работают в режиме двунаправленной передачи с возможностью установки в высокоимпедансное состояние.
Перевод линий MOSI и MISO в режим открытого коллектора позволяет соединить их по схеме "монтажное ИЛИ", что делает интерфейс SPI совместимым с интерфейсом I2С. Бит доступен для чтения и для записи. После сброса SPWOM = 0
SPE Бит разрешения работы модуля SPI (SPI Enable).
1 - контроллер SPI включен;
0 - контроллер SPI выключен.
Бит доступен для чтения и для записи. При сбросе МК контроллер SPI отключается
SPTIE Бит разрешения прерывания по запросу передатчика модуля SPI (SPI Transmit Interrupt Enable).
Бит разрешает генерацию запроса на прерывание при установленном бите SPTE.
1 - прерывания по запросу передатчика разрешены.
0 - прерывания по запросу передатчика запрещены.
Бит доступен для чтения и для записи. При сбросе прерывания от передатчика запрещаются
Комментарии
Нет комментариев.
Добавить комментарий
Пожалуйста, залогиньтесь для добавления комментария.
Рейтинги
Рейтинг доступен только для пользователей.

Пожалуйста, авторизуйтесьили зарегистрируйтесь для голосования.

Нет данных для оценки.

Время загрузки: 0.02 секунд 2,256,298 уникальных посетителей