October 17 2017 05:07:53
Навигация
Авторизация
Логин

Пароль



Вы не зарегистрированы?
Нажмите здесь для регистрации .

Забыли пароль?
Запросите новый здесь.
Формат регистра SCDR
МОДУЛЬ ВНЕШНЕЙ МАГИСТРАЛИ

Табл. 3.145. Формат регистра SCDR

SCDR Регистр данных порта SCI

Serial Communications Data I/O Register
7 6 5 4 3 2 1 0
D7 D6 D5 D4 D3 D2 D1 D0
Сброс не влияет на состояние регистра
Имя бита Назначение бита
D7...D0 Биты регистра данных порта SCI.
Регистр SCDR доступен как для чтения, так и для записи. При выполнении операции записи данные будут запомнены в буферном регистре данных передатчика. Буфер данных передатчика недоступен для чтения. Операция чтения регистра SCDR возвращает данные из буферного регистра данных приемника. Буфер данных приемника недоступен для записи. Сброс не влияет на состояние регистра

Табл. 3.146. Формат регистра SCC1

SCC1 Регистр управления контроллером SCI

Serial Communications Control Register 1
7 6 5 4 3 2 1 0
LOOPS ENSCI TXINV M WAKE ILTY PEN PTY
Состояние при сбросе: $00
Имя бита Назначение бита
LOOPS Бит разрешения "замкнутого" режима работы контроллера SCI08 (LOOP Mode Select Bit).
Установка в 1 бита LOOPS вызывает перекоммутацию входа приемника линии. Вход приемника внутренними средствами подсоединяется к выходу передатчика TxD, но отсоединяется от вывода RxD МК. В этом режиме возможен контроль передаваемой информации. Также режим может быть использован для тестирования работы программного обеспечения без использования устройства управления верхнего уровня.
1 - "замкнутый" режим работы разрешен.
0 - "замкнутый" режим работы запрещен.
Бит доступен только для чтения. При сбросе МК режим LOOP отменяется
ENSCI Бит разрешения работы контроллера SCI08 (Enable SCI Bit).
Бит ENSCI разрешает работу генератора скорости обмена, а также подсистемы передатчика и приемника, если индивидуальные биты разрешения их работы (ТЕ и RE в регистре SCC2) установлены. Сброс бита ENSCI устанавливает в 1 флаги SCTE и ТС в регистре SCS1 и запрещает прерывания от передатчика.
1 - работа контроллера SCI08 разрешена.
0 - работа контроллера SCI08 запрещена.
Бит доступен для чтения и для записи. После сброса МК контроллер SCI08 находится в неактивном режиме
TXINV Бит разрешения формирования инверсных уровней сигналов на выходе передатчика TxD (Transmit Inversion Bit).
1 - работа в инверсном режиме разрешена.
0 - работа в инверсном режиме запрещена, реализуется общепринятый режим работы передатчика.
Бит доступен для чтения и для записи. После сброса МК передатчик контроллера SCI08 работает в общепринятом режиме (см. п. 1.1.8).
М Бит выбора формата кадра асинхронного обмена (Mode)
1 - 11 - битный формат кадра: 1 стартовый бит, 9 бит слова данных, 1 столовый бит.
0 – 10 -битный формат кадра: 1 стартовый бит, 8 бит слова данных, 1 столовый бит.
Бит доступен для чтения и для записи. После сброса МК назначается 1 0-битный формат кадра.
WAKE Бит выбора способа выхода приемника из режима ожидания (Wake-up Mode Select).
1 - установка маркера адреса (бит D7 = 1 при М = 0 или бит D8 = 1 при М = 1 ) переводит приемник в активный режим работы.
0 - состояние IDLE другого передатчика (11 последовательных единиц на линии RDI при М = 0 или 12 последовательных единиц при М = 1 ) переводит приемник в активный режим работы.
Бит доступен для чтения и для записи. При сбросе МК бит устанавливается в 0
ILTY Бит выбора режима распознавания неактивного состояния линии RxD (Idle Line Type Bit).
Этот бит определяет момент начала отсчета тактов для определения неактивного состояния линии RxD:
1 - отсчет начинается после идентификации стоп-бита.
0 - отсчет начинается после идентификации старт-бита.
После сброса МК бит устанавливается в 0
PEN Бит разрешения контроля четности (Parity Enable Bit).
1 - реализуется формирование бита четности передатчиком и его анализ приемником.
0 - функция контроля четности отключена.
Бит доступен для чтения и для записи. После сброса МК контроллер SCI08 не использует логику паритета
PTY Бит выбора четного или нечетного паритета (Parity Bit).
1 -бит четности формируется из условия нечетного числа 1 в слове.
0 - бит четности формируется из условия четного числа 1 в слове.
После сброса МК бит устанавливается в 0


Комментарии
Нет комментариев.
Добавить комментарий
Пожалуйста, залогиньтесь для добавления комментария.
Рейтинги
Рейтинг доступен только для пользователей.

Пожалуйста, авторизуйтесьили зарегистрируйтесь для голосования.

Нет данных для оценки.

Время загрузки: 0.02 секунд 2,254,373 уникальных посетителей